OBSAH WEBU
ČTĚTE!
Toto je starší verze dokumentu!
3. Principy VHDL
Myšlenka
Jazyk pro popis hardwaru (Hardware Description Language)
Algoritmus
Algoritmus je konečná uspořádaná množina úplně definovaných kroků pro vyřešení nějakého problému. Intuitivně algoritmem rozumíme postup, který nás dovede k řešení úlohy. Formálněji vyjádřeno se jedná o přesně definovanou konečnou posloupnost příkazů (kroků), jejichž prováděním pro každé přípustné vstupní hodnoty získáme po konečném počtu kroků odpovídající hodnoty výstupní.
algoritmus lze naimplementovat softwarově, hardwarově, jejich kombinace
Jsme-li schopni naimplementovat sekvenci, selekci, iteraci, je možné řešit každý algoritmicky řešitelný problém.
sekvence
selekce
iterace
výhody obvodové implementace
- výrazně rychlejší, vyšší stupeň paralelismu, specifické komponenty (Fourierova transformace)
- obvykle menší plocha čipu (pouze nezbytné součásti) a spotřeba energie
nevýhody obvodové implementace
- vyšší výrobní náklady než u obecného procesoru
- obtížnějsí návrh než software
- často jednoúčelové
Způsoby popisu
- strukturálně - popis pomocí komponent a zapojení (vodičů), bližší konečnému návrhu
- behaviorální - popis konstrukcemi běžnými v prog. jazycích (cykly, procedury, funkce), vhodné pro simulaci
elementární komponenty jsou popsány behaviorálně (např. AND ⇒ nemá smysl popisovat jeho strukturu)
Proces syntézy
- behaviorální syntéza - popis na nejvyšší úrovni (viz. behaviorální popis), výstupem popis na úrovni meziregistrových přenosů, nevýhodou je nemožnost ovlivnit výsledný popis (závislí na vývojových nástrojích)
- RTL (Register Transfer Language) syntéza - popis pomocí registrů, čítačů, automatů, atd., oddělena datová (registry, sčítačky, …) a řídící část (FSM), výstupem popis pomocí hradel
- logická syntéza - popis na úrovní hradel, sestaven z komponent cílové architektury propojených vodiči
Základní kontrukce jazyka
-- knihovny
library IEEE;
use IEEE.std_logic_1164.all;
-- popis rozhraní
entity FA is
port (
A, B, CI : in std_logic;
S, COUT : out std_logic);
end FA;
-- realizace rozhraní
architecture RTL of FA is
begin
S <= A xor B xor CI;
COUT <= (A and B) or (A and CI) or (B and CI);
end RTL;
Popis kódu
- uvedení knihoven, které se budou používat (na začátku kódu)
- library - použivá knihovna
- use - výběr dané komponenty z knihovny
- popis rozhraní obvodu
- entity jmeno is
- port - deklarace signálů (in, out, inout; std_logic, std_logic_vector, …)
- implementace rozhraní
- architecture typ_popisu of jmeno is
- uvnitř je popis, který probíhá paralélně (nezávisí na pořadí příkazů)
- před begin deklarace signálů, komponent, atd. použitých v implementaci
- ⇐ přiřazení logické hodnoty signálu
Diskuze
VHDL (VHSIC hardware description language)
VHSIC (very-high-speed integrated circuits)
Zde je příklad strukturálního popisu sčítačky: http://www.urel.feec.vutbr.cz/~kolouch/pld/2_cviceni/kapitola03_05.html